Алюшин С.А.

Алюшин Сергей Александрович

Ученая степень: кандидат технических наук

Старший преподаватель

Кафедра кибернетики (22) / Институт интеллектуальных кибернетических систем
Работает в МИФИ с 2007 года

Образование

В 2007 году окончил МИФИ, получив квалификацию «математик, системный прогаммист».

Преподаваемые дисциплины

1. Дискретная математика (математическая логика)
2. Информатика (информатика и программирование, архитектура вычислительных систем, проектирование человеко-машинного интерфейса)
3. Учебно-исследовательская работа (курсовой проект в области программной инженерии кибернетических систем)

Публикационная активность

  1. Статья High-speed pattern matching architecture on limited connectivity FPGA // Proceedings of the 11-th IEEE Int. Conf. on Application of information and communication technologies (AIST2017), Moscow, Russia, IEEE, 2017 pp. 57-62
  2. Статья
    Web of Science & Scopus
    Scalable processor core for high-speed pattern matching architecture on FPGA // 2016 3rd International Conference on Digital Information Processing, Data Mining, and Wireless Communications, DIPDMWC 2016, 2016 pp. 148-153 doi
  3. Статья Спектр сигналов электрической активности гибридной нейросети // Естественные и технические науки, 2016г. No. 12
  4. Статья Фрактальные нейронные сети на основе импульсных нейронов и мемристоров // Научный альманах, 2016г. No. 10-3 Стр. 22-25
  5. Статья Встраиваемые системы с защитой информации на ПЛИС XILINX // Актуальные проблемы гуманитарных и естественных наук, 2016г. No. 1 Стр. 10-14
  6. Статья Архитектура 3D-систем для реализации гибридных сетей импульсных нейронов // Естественные и технические науки, 2016г. No. 1 Стр. 59-61
  7. Статья Scalable processor core for high-speed pattern matching architecture on FPGA // 2016 Third International Conference on Digital Information Processing, Data Mining, and Wireless Communications (DIPDMWC) ISBN: 978-1-4673-9379-9, IEEE , 2016 Vol. 1 pp. 148-153 doi
  8. Статья Быстродействующая гибридная сеть на основе импульсного нейрона с задержкой // Естественные и технические науки, 2014г. No. 1 Стр. 62-64
  9. Статья Гибридные технологии программируемых интегральных схем и мемристоров для реализации сетей импульсных нейронов // Актуальные проблемы гуманитарных и естественных наук, 2014г. No. 11 Стр. 9-14
  10. Статья Многопроцессорная DSP –структура для реализации нейросетей большого размера на основе импульсного нейрона с задержкой // Научная дискуссия: вопросы технических наук. Сборник статей по материалам XVIII-XIX международной заочной научно-практической конференции, «Международный центр науки и образования», 2014г. Стр. 25-29
  11. Статья Функциональная модель пластичной нейросети с синхронной обработкой информации на мемристорных элементах // Научная дискуссия: вопросы технических наук. Сборник статей по материалам XVIII-XIX международной заочной научно-практической конференции, «Международный центр науки и образования», 2014г. Стр. 18-24
  12. Статья Синхронная обработка информации в пластичной нейросети на основе мемристоров // Перспективы развития науки и образования: сборник научных трудов по материалам Международной научно-практической конференции 31 января 2014г.: в 15 частях, ТРОО «Бизнес-Наука-Общество», 2014г. Vol. 6 Стр. 22-23
  13. Статья DSP-структура для реализации нейросетей большого размера на основе импульсного нейрона с задержкой // Перспективы развития науки и образования: сборник научных трудов по материалам Международной научно-практической конференции 31 января 2014г.: в 15 частях, ТРОО «Бизнес-Наука-Общество», 2014г. Vol. 6 Стр. 20-22
  14. Статья Функциональная модель мемристора для обучаемых нейронных сетей // Перспективы развития науки и образования: сборник научных трудов по материалам Международной научно-практической конференции 31 января 2014г.: в 15 частях., ТРОО «Бизнес-Наука-Общество», 2014г. Vol. 6 Стр. 18-20

  1. 2016 Third International Conference on Digital Information Processing, Data Mining, and Wireless Communications (DIPDMWC) ISBN: 978-1-4673-9379-9, IEEE , 2016г. Тема доклада: Scalable processor core for high-speed pattern matching architecture on FPGA